Liên quan đến việc Huawei công bố “Định luật Tau (τ)” trong lĩnh vực bán dẫn, CEO Nvidia Jensen Huang nhận định đây thực sự là một bước đột phá đối với Huawei. Tuy nhiên, ông cho rằng TSMC vẫn đang dẫn trước khoảng 10 năm trong các công nghệ đóng gói 3D và xếp chồng chip.
Jensen Huang: TSMC đi trước Huawei 10 năm
Ngày 25/5, Huawei chính thức công bố Định luật Tau (τ) nhằm đề xuất một hướng phát triển chip mới khi việc tiếp tục thu nhỏ transistor theo kiểu truyền thống ngày càng khó khăn và tốn kém; theo đó, thay vì chỉ tập trung vào việc làm transistor nhỏ hơn (cách tiếp cận của Định luật Moore, Huawei đề xuất: Lấy việc giảm hằng số thời gian τ (Tau) của toàn hệ thống làm mục tiêu trung tâm. Nói cách khác, Huawei muốn tối ưu "thời gian" thay vì chỉ tối ưu "kích thước".
Theo Huawei, công nghệ này có thể nâng cao hiệu năng chip và mật độ transistor mà không phụ thuộc vào việc tiếp tục thu nhỏ tiến trình sản xuất bằng máy quang khắc. Huawei dự kiến đến năm 2031, các chip cao cấp phát triển theo lộ trình công nghệ này sẽ đạt mật độ transistor tương đương chip sản xuất trên tiến trình 1,4 nanomet.
Theo trang tin FTVNEWS, ngày 28/5 tại Đài Bắc, Jensen Huang nói với báo giới rằng: “Đây quả thực là một bước đột phá đối với Huawei, bởi họ có thể tăng gấp đôi, thậm chí gấp ba hoặc bốn lần số lượng transistor mà không cần tiếp tục thu nhỏ kích thước tiến trình bán dẫn”. Tuy nhiên, ông cho rằng điều này không tạo ra mối đe dọa đối với TSMC.
Jensen Huang giải thích rằng công nghệ xếp chồng chip (chip stacking) và liên kết lai (hybrid bonding) là những hướng đi rất tốt. Nhưng TSMC đã nghiên cứu và ứng dụng các công nghệ đóng gói 3D cùng xếp chồng chip gần 10 năm nay, và trình độ công nghệ hiện đã rất tiên tiến.
Phía Trung Quốc phản bác và chỉ trích
Phát biểu của Jensen Huang đã vấp phải một số ý kiến phản đối từ Trung Quốc. Ông Hồ Tích Tiến (Hu Xijin), cựu Tổng biên tập của tờ Global Times (Thời báo Hoàn cầu) đã đăng bài trên Weibo cho rằng việc Jensen Huang “dội gáo nước lạnh” vào Định luật Tau là hành động “không thực sự rộng lượng”.
Ông Hồ Tích Tiến viết rằng, mặc dù Jensen Huang là một nhân vật hàng đầu trong ngành chip, nhưng khi đánh giá Định luật Tau thì rất khó tránh khỏi việc bị ảnh hưởng bởi lợi ích kinh doanh của Nvidia.
Theo ông, Huawei đang đề xuất ý tưởng: “Dùng ‘thu nhỏ theo thời gian’ để thay thế cho ‘thu nhỏ theo hình học’”. Mục tiêu là liên tục giảm hằng số thời gian “τ” (Tau) của toàn hệ thống thông qua các công nghệ mới như “Logic Folding” (gấp logic) và nhiều phương pháp đổi mới khác nhằm rút ngắn độ trễ truyền tín hiệu.
Ông cho rằng đây là “Những khái niệm mà trước đây ngành bán dẫn gần như chưa từng thảo luận”. Hồ Tích Tiến nhận định rằng nếu Định luật Tau của Huawei thực sự thành công và được triển khai trọn vẹn, thì những bên chịu thách thức lớn nhất sẽ chính là Nvidia và TSMC.
Vì vậy, theo ông: “Jensen Huang không muốn khuếch trương ý nghĩa của Định luật Tau, và cũng không mong Định luật Tau thành công”.
Trang tin Sina đăng bài cho rằng, đánh giá này của Jensen Huang nghe có vẻ công bằng, nhưng thực chất lại dựa trên một sự hiểu nhầm mang tính căn bản. Ông Jensen Huang đã xem công nghệ “gấp logic” (Logic Folding) của Huawei như một dạng tương tự với công nghệ đóng gói 3D mà TSMC đã phát triển gần 10 năm qua. Ý ông muốn nói là: “Những thứ các anh đang làm thì TSMC đã làm từ 10 năm trước rồi”. Nhưng vấn đề là, “Logic Folding” và công nghệ đóng gói 3D truyền thống hoàn toàn không phải một thứ.
Bài báo viết: nghe qua thì có vẻ cũng chỉ là “xếp chồng chip lên nhau”? Thực tế hoàn toàn không đơn giản như vậy. Khác biệt cốt lõi nằm ở một tầng bản chất hơn nhiều: Công nghệ đóng gói 2.5D/3D tập trung vào việc kết nối các chip độc lập đã được chế tạo xong; “Logic Folding” lại tập trung vào việc sắp xếp lại các cổng logic bên trong một con chip duy nhất.
Nói đơn giản hơn: Công nghệ đóng gói tiên tiến của TSMC cố gắng đặt các chip khác nhau gần nhau hơn sau khi sản xuất; “Logic Folding” ngay từ giai đoạn thiết kế đã rút ngắn khoảng cách vật lý mà tín hiệu phải di chuyển. Điều đó có nghĩa “Logic Folding” thực chất là một cuộc tái cấu trúc các thành phần mạch điện ở cấp độ thiết kế chip, tác động trực tiếp vào việc tích hợp theo chiều dọc bên trong một con chip. Trong khi đó, đóng gói tiên tiến thuộc về lĩnh vực công nghệ chế tạo và kết nối nhiều chip với nhau.
Bài báo cho rằng, công nghệ CoWoS hay SoIC của TSMC dù rất tiên tiến nhưng đối tượng xử lý của chúng là nhiều chip độc lập; “Logic Folding” thì xử lý các cổng logic bên trong cùng một chip.
Một bên là “Ghép các khối LEGO đã hoàn thiện lại gần nhau hơn”; bên còn lại là “Ngay từ khi thiết kế khối LEGO đã tính cách để nó đứng vững hơn”. Chính điểm này dường như ông Jensen Huang chưa chú ý tới. Ông xếp “Logic Folding” vào nhóm “công nghệ xếp chồng chip và đóng gói 3D”, rồi nói TSMC đã làm từ 10 năm trước.
Nhưng vấn đề là: Hai công nghệ này không chạy trên cùng một đường đua. Xét ở một khía cạnh khác, hiệu quả của công nghệ đóng gói tiên tiến thường phải gắn chặt với các tiến trình sản xuất tiên tiến mới phát huy tối đa tác dụng. Ví dụ, công nghệ CoWoS của TSMC được thiết kế để kết hợp với tiến trình 2nm. Nếu thiếu một trong hai yếu tố, hiệu quả sẽ giảm mạnh.
Trong khi đó, đột phá lớn nhất của “Logic Folding” nằm ở chỗ: Không cần thay đổi đáng kể nút tiến trình sản xuất nhưng vẫn tăng được mật độ transistor khoảng 55% chỉ nhờ đổi mới ở cấp độ thiết kế.
Hai công nghệ này nằm ở những tầng trừu tượng kỹ thuật hoàn toàn khác nhau và giải quyết các bài toán khác nhau.
Bối cảnh kỹ thuật
Định luật Tau của Huawei được xem là một hướng đi khác với cách phát triển chip truyền thống. Thay vì tiếp tục thu nhỏ transistor theo kiểu của Định luật Moore, Huawei muốn cải thiện hiệu năng hệ thống bằng cách giảm độ trễ truyền tín hiệu, tối ưu kiến trúc và tăng cường xếp chồng nhiều lớp chip.
Trong khi đó, TSMC hiện vẫn là công ty dẫn đầu thế giới về sản xuất chip tiên tiến và đang thương mại hóa nhiều công nghệ đóng gói tiên tiến như CoWoS, SoIC và các giải pháp tích hợp 3D khác. Vì thế, cuộc tranh luận hiện nay chủ yếu xoay quanh câu hỏi: Liệu Huawei có tìm ra một con đường mới để tiếp tục nâng cao hiệu năng chip mà không cần phụ thuộc hoàn toàn vào việc thu nhỏ tiến trình hay không?
Theo HK01, Sina
